Identificación de rutas lógicas influenciadas por acoplamientos capacitivos severos.

Abstract

El desarrollo de circuitos integrados es una industria propositiva en el uso de la tecnología, y por lo tanto, partícipe en la generación de cambios. El desarrollo puede tener etapas generales: 1) diseño de circuito; 2) análisis de circuito; 3) simulación de circuito; 4) fabricación y 5) pruebas. Realmente en cada etapa hay una evaluación de lo que se espera que haga el circuito. No considerar ciertos factores impacta en el éxito de cada etapa, sobre todo en el aspecto de funcionamiento real y de mercadeo. Se puede mejorar bastante el proceso de desarrollo si en la etapa de simulación se tiene un modelo que permita considerar factores, variables y valores que puedan ser alterados en un circuito integrado, que a su vez refleje el comportamiento apegado a la realidad. Esto hará que, en todas las etapas, incluyendo la simulación, se pueda tener mejor certeza en su implementación, pero sobretodo impactar en las fases de evaluación, disminuyendo costos y tiempos. La tendencia a la tecnología nanométrica ha hecho que se tengan que desarrollar nuevos procesos de simulación, así como estrategias de diseño, lo cual ha derivado a considerar más aspectos de evaluación, además de los ya establecidos. En este trabajo de investigación se presenta la metodología para identificar rutas lógicas que presentan una mayor influencia de acoplamientos capacitivos con otras interconexiones. La metodología se basa en el algoritmo de Dijkstra, que se utiliza para buscar las rutas más cortas, que en este caso se modificó para buscar las rutas más largas. Por el impacto de los valores de acoplamiento capacitivos que se tiene en las interconexiones de los circuitos, las rutas críticas se consideran las más largas.